Ⅰ. 서론 컴퓨팅 시스템에서 처리되는 데이터의 크기는 인공지능을 비롯한 빅데이터를 활용하는 분야가 확대됨에 따라 급격히 증가하는 추세를 보인다. IDC(International Data Corporation)의 글로벌 데이터 동향 조사지에 따르면, 전 세계에서 처리되는 데이 터의 크기는 2021년에 60ZB를 넘어섰으며, 2025 년에는 175ZB에 이를 것으로 전망하고 있다[1]. 이 처럼 컴퓨팅 시스템에서 처리되는 데이터의 크기 가 늘어남에 따라, 시스템에 요구되는 메모리의 용 량 또한 기하급수적으로 증가하고 있다. 특히, 이러한 대용량 메모리에 대한 수요는 HPC(High Performance Computing) 시스템에서 더 욱 두드러진다. 2017년에 HPC 시스템의 CPU 코 어 수와 메모리 용량에 따른 HPL(High Performance Linpack) 벤치마크 점수를 분석한 연구의 결과에 따 르면, HPL의 이론성능을 얻기 위한 CPU 코어당 메모리 용량은 시스템을 구성하는 전체 코어 수에 비례하여 증가하는 경향을 보인다[2]. 해당 연구 결과는 HPC 시스템을 구성하는 CPU 코어 수가 증가하는 추세 속에서 HPC 시스템에 요구되는 메모리 용량은 더욱 빠르게 증가할 것임을 시사 한다. 이처럼 컴퓨팅 시스템에 요구되는 메모리 용량 은 날이 갈수록 증가하고 있지만, 하드웨어적 특성 (CPU의 specication 등)에 따라 컴퓨팅 노드에 장착 가능한 메모리의 용량에는 한계가 존재한다[3]. 이 에 따라, 메모리 용량 한계를 극복하기 위해 컴퓨 팅 노드가 자신의 로컬 메모리 외의 확장 메모리를 사용할 수 있도록 하는 메모리 확장기술이 제안되 었다. 메모리 확장기술은 컴퓨팅 노드가 PCIe(Peripheral Component Interconnect express)와 같은 하드 웨어 인터페이스를 통해 확장 메모리에 접근하여 이를 자신의 로컬 메모리처럼 사용할 수 있도록 함 으로써 메모리 용량 한계를 극복하도록 한다. 하지만 기존에 널리 사용되는 PCIe 인터페이스 를 통해 메모리 확장기술을 구현할 경우, PCIe의 낮은 대역폭이 병목으로 작용하게 된다. 그림 1에 보이는 바와 같이 CPU와 DDR4 메모리 사이의 대 역폭은 100GB/s 이상인 반면, PCIe 4.0 인터페이 스로 연결된 CPU와 메모리 확장장치 간 대역폭 은 최대 64GB/s에 불과하다. 또한, 최근 HPC 시스 템 분야에서 주목받고 있는 HBM(High Bandwidth Memory)의 경우 400GB/s 이상의 대역폭을 제공하 기에, 이 경우 PCIe 인터페이스로 인한 대역폭 병 목 현상은 더욱 심화된다. 위와 같은 PCIe의 한계점을 극복하기 위해 다수 의 기업은 PCIe 대비 낮은 지연율, 높은 대역폭을 지향하는 차세대 연결망 개발에 착수하였다. 대표 적으로 인텔 진영에서 개발한 CXL, ARM 진영에 서 개발한 CCIX 등이 있으며, 최근 CXL 연결망을 기반으로 한 메모리 확장장치가 공개되는 등[3] 차 세대 연결망을 활용한 메모리 확장기술 연구의 성 과가 창출되고 있다. 본고에서는 메모리 확장기술과 대표적 차세대 연결망인 CCIX 연결망 기술에 대한 동향을 다루 며, 본고의 구성은 다음과 같다. Ⅱ장에서는 메모 리 확장기술의 개요, 차세대 연결망, 그리고 메모 리 확장기술의 개발 동향에 대해 다룬다. Ⅲ장에서 는 CCIX 연결망의 상세한 구조와 CCIX의 use case 에 대해 다룬다. 마지막으로, Ⅳ장에서 전체적인 내용을 요약하며 본고를 마무리한다. Ⅱ. 메모리 확장기술 1. 메모리 확장기술의 개요 메모리 확장기술은 컴퓨팅 노드가 하드웨어 인 터페이스를 통해 노드 외부의 메모리에 접근하고 이를 사용할 수 있도록 하는 기술이다. 컴퓨팅 노 드는 메모리 확장기술을 통해 로컬 메모리 외의 추 가적인 메모리 용량을 확보할 수 있다. 그림 2는 메 모리 확장기술을 적용한 시스템의 일반적인 구현 형태를 나타낸다. 그림 2에 보이는 바와 같이, 시