< 목 차 >

1. 반도체 패키징 산업 분야에서의 TSV 도금기술

2. 디스플레이 산업 분야에서의 물리기상증착 스마트화 기술

3. 결론 및 시사점

전해 도금기술 정의 ★ 금속 이온이 용해되어 있는 도금 용액 내에 시편(환원 전극)과 양극(산화 전극)을 침적시키고 일정 수준 이상의 과전위를 인가함으로써 시편 표면에 전기화학적 환원 반응을 유발해 금속 및 비금속 코팅층을 형성하는 기술 - 복잡한 형상의 기판에 균일 성장이 비교적 용이해 자동차 내·외장부품, 각종 롤(Roll) 부품, 액세서리 등 일반부품에서 반도체·전자·통신부품용 배선 회로, MEMS(Micro Electro Mechanical Systems) 부품 등 정밀부품까지 산업 전반에 적용 ★ 전자기기용 미세 구조체 도금기술은 반도체, 디스플레이, PCB(Printed Circuit Board) 등 전자기기의 성능 향상을 목적으로 이용되는 표면처리 기술을 의미하고 도금기술에는 전해도금, 무전해도금, 화학도금, 특수도금, 양극산화 피막 등이 사용되고 있음반도체 패키징 기술 동향 ★ 최근 전자기기의 경량화 및 초소형화 요구에 따라 고집적 반도체 소자에 대한 수요가 증가 및 반도체 소자의 미세화에 따른 성능 향상 한계에 봉착함에 따라, 저전력 고성능 구동 조건을 위한 고집적 소자 구현을 위한 패러다임 변화 ★ 고집적 반도체 소자 기술의 다양한 시장 수요 대응을 위해 패키징 공정의 중요성이 부각됨 - 패키징 공정은 전공정에서 제작된 집적회로소자를 포장하여 완성품으로 제작하는 과정으로, 반도체 소자의 고집적 다기능 구현을 위한 핵심 기술로 주목 ★ 패키징 기술은 개별 반도체 회로 단위에서 다수의 IC와 수동소자를 집적한 모듈 형태의 패키징 기술로 진화, 패키징 공정은 전통적인 리드프레임 계열의 방식인 QFN, TSOP 등에서 솔더볼 범프등을 이용하는 BGA, FC 등 기술을 거쳐 고집적 다기능 소자 구현이 가능한 FO-WLP, TSV 등 첨단 패키징 기술로 패러다임 변화 - 첨단 패키징 기술로 진화존 FC(Flip-Chip) 등과 같은 패키징 기술을 비롯하여 2.5D/3D 적층을 위한 TSV 기술, FanOut WLP(FOWLP) 기술 등 첨단 패키징 기술에 대한 비중 증가 ★ 반도체 패키징 기술은 시스템레벨의 집적화 방향으로 진화 중이며 궁극적으로 2.5D/3D 적층 방식으로 발전 중임TSV(Through Silicon Via) ★ TSV는 와이어를 이용해 칩을 연결했던 적층 기술인 와이어 본딩을 대체하는 기술로, 실리콘 웨이퍼를 관통하는 미세 홀을 형성한 후, 홀 내부에 전도성 물질을 충전시켜 칩 내부에 직접적인 전기적 연결 통로를 확보하는 기술임 - 이는 추가적인 공간을 요구하지 않아 패키지 크기를 소형화할 수 있고, 칩 간의 상호접속 길이를 감소시킬 수 있다는 점에서 고집적도를 통한 전자부품의 소형화 및 빠른 신호전달, 고용량, 저전력에 유리 - TSV 기술을 활용하면, 작고 성능이 우수한 전자 시스템을 만들 수 있어, CMOS 이미지 센서, MEMS, 적층 DRAM, 적층 NAND 플래시, SiP(System in Package), 3D SoC(System on Chip), HBM(High Bandwidth Memory) 등 다양한 분야에 적용이 가능★ TSV를 이용한 3차원 패키징을 위해서는 크게 웨이퍼에 비아 홀(Via Hole)을 형성하는 기술, 범핑기술, 기능성 박막층을 형성하는 기술, 전도성 물질을 충전하는 기술, 웨이퍼 연마 기술, 칩 적층 기술, TSV 신뢰성 해석 등 다양한 기술이 요구됨 ★ TSV기술은 2000년 초반 본격적인 기술개발을 시작으로 ’11년 Xillinx社의 2.5D FPGA(Field Programmable Gate Array) 적용, ’15년 삼정전자 DDR4 양산을 거쳐 현재 2.5D/3D 집적의 핵심기술로 자리매김 ★ 최근 인공지능 반도체 구현을 위한 2.5D 집적공정이 각광받고 있으며, 높은 기술 난이도에 따라 대형 파운드리 IDM에서 기술개발 주도 중 - TSMC는 ’12년 CoWoS(Chip-on-Wafer-on-Substrate) 기술을 개발 적용하여 4개의 28nm 칩을 통합한 이래로 지속적인 공정개발을 통해 현재 5nm 공정 양산을 위한 패키징 기술개발 중 - Intel은 전 후공정이 혼합된 웨이퍼 레벨 3차원 패키징 기술인 Foveros를 ’19년 발표하였으며, ’20년 고대역 메모리를 포함한 하이브리드 CPU 양산에 적용